腾讯(tencent)招聘芯片后端工程师
招聘职位：
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岗位职责：
1.负责大规模数字芯片（SoC/ASIC）模块级或顶层级从Netlist到GDSII的全流程物理实现，包括但不限于Floorplan、Power Planning、Placement、CTS、Routing、Timing Closure等；
2.进行时序分析与收敛（STA），处理复杂时序场景（OCV, LVF, MC），并执行Timing ECO；
3.进行功耗完整性（IR/EM）和信号完整性（SI）分析及优化，确保芯片性能、功耗和面积（PPA）目标达成；
4.完成物理验证（DRC, LVS, ERC, ANT）并主导相关问题的解决；
5.与前端设计、验证团队紧密协作，参与芯片规格定义和设计优化，协助解决前后端集成问题；
6.开发或优化后端设计流程与脚本，提升设计效率和质量；
7.编写相关技术文档，支持流片（Tapout）和数据交付。
岗位要求：
1.微电子、电子工程、集成电路、计算机、通信等相关专业本科及以上学历；
2.3-5年及以上芯片后端设计实战经验，具有先进工艺（如12nm/7nm/5nm及以下）成功流片经验；
3.精通后端全流程及其原理，精通静态时序分析（STA） 和低功耗设计流程（如UPF），具备物理验证（DRC/LVS）的调试和解决能力 ；
4.熟练掌握主流EDA工具，如Synopsys ICC2/FC, Cadence Innovus, Primetime, Redhawk, StarRC, Calibre等；
5.熟练使用Tcl/Perl/Python/Shell等至少一种脚本语言进行流程自动化；
6.具备良好的英语读写能力，能够阅读技术文档并进行沟通；
7.具备良好的分析解决问题能力、沟通能力和团队协作精神；
8.有大型SoC芯片（含CPU/DDR/PCIE等复杂子系统）后端设计经验者优先，有功耗优化、SI/PI分析或DFT集成经验者优先。
1.负责大规模数字芯片（SoC/ASIC）模块级或顶层级从Netlist到GDSII的全流程物理实现，包括但不限于Floorplan、Power Planning、Placement、CTS、Routing、Timing Closure等；
2.进行时序分析与收敛（STA），处理复杂时序场景（OCV, LVF, MC），并执行Timing ECO；
3.进行功耗完整性（IR/EM）和信号完整性（SI）分析及优化，确保芯片性能、功耗和面积（PPA）目标达成；
4.完成物理验证（DRC, LVS, ERC, ANT）并主导相关问题的解决；
5.与前端设计、验证团队紧密协作，参与芯片规格定义和设计优化，协助解决前后端集成问题；
6.开发或优化后端设计流程与脚本，提升设计效率和质量；
7.编写相关技术文档，支持流片（Tapout）和数据交付。
岗位要求：
1.微电子、电子工程、集成电路、计算机、通信等相关专业本科及以上学历；
2.3-5年及以上芯片后端设计实战经验，具有先进工艺（如12nm/7nm/5nm及以下）成功流片经验；
3.精通后端全流程及其原理，精通静态时序分析（STA） 和低功耗设计流程（如UPF），具备物理验证（DRC/LVS）的调试和解决能力 ；
4.熟练掌握主流EDA工具，如Synopsys ICC2/FC, Cadence Innovus, Primetime, Redhawk, StarRC, Calibre等；
5.熟练使用Tcl/Perl/Python/Shell等至少一种脚本语言进行流程自动化；
6.具备良好的英语读写能力，能够阅读技术文档并进行沟通；
7.具备良好的分析解决问题能力、沟通能力和团队协作精神；
8.有大型SoC芯片（含CPU/DDR/PCIE等复杂子系统）后端设计经验者优先，有功耗优化、SI/PI分析或DFT集成经验者优先。
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